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    一種相位內插器、多相位內插裝置、內插時脈之產生方法及多相位之時脈產生方法，其係關於具有差動轉單端轉換器、負載電路、二差動對、電流供應電路以及至少一開關對之相位內插器。利用開關對控制電流供應電路提供給共用負載電路之二差動對的電流，並且透過調節負載電路的負載大小和/或電流供應電路的參考電流的大小，使第一輸出信號和第二輸出信號的交點落在第一輸入時脈與第二輸入時脈重疊的時間內，以致於可內插出均勻的多相位輸出時脈。
    公开号:TW201316691A
    申请号:TW101107782
    申请日:2012-03-07
    公开日:2013-04-16
    发明作者:Li-Jun Gu
    申请人:Realtek Semiconductor Corp；
    IPC主号:H03K5-00
    专利说明:
    相位內插器、多相位內插裝置、內插時脈之產生方法及多相位之時脈產生方法
    本發明係關於一種時脈產生器及其產生方法，特別係關於一種相位內插器、多相位內插裝置、內插時脈之產生方法及多相位之時脈產生方法。
    相位內插器係已廣泛地使用於利用兩時脈訊號源產生複數個多相位時脈之場合。
    第1圖係為多相位內插裝置10的示意圖，而第2圖係為多相位內插裝置10的輸入時脈c1、c2與其輸出時脈p0~pm之時序圖。
    請參照第1及2圖，多相位內插裝置10係接收兩輸入時脈c1、c2，並產生m+1個輸出時脈p0~pm。其中，m係為大於0之正整數。
    兩輸入時脈c1、c2之間具有一時間間隔(time spacing)，此時間間隔如圖中所示之Δ。換言之，輸入時脈c1與輸入時脈c2具有相同的波形，兩者之間的差異為輸入時脈c1超前輸入時脈c2一相位差Δ。輸出時脈訊號p0為輸入時脈c1延遲一相位差δ，而輸出時脈pm則為輸入時脈c2延遲一相位差δ。再者，其他輸出時脈p1~p(m-1)係由輸入時脈c1、c2內插求得。並且，輸出時脈p0~pm彼此間具有相等時間間隔。也就是說，任兩相鄰之輸出時脈之間具有一相位差Δ/m。此相位差Δ/m表示最低位元(Least significant bit，LSB)。
    如何內插出均勻的多相位輸出時脈係目前多相位內插裝置10的電路設計重點之一。
    有鑑於此，本發明提供一種相位內插器，其包括一差動轉單端轉換器、一負載電路、一第一差動對、一第二差動對、一電流供應電路以及一開關對。
    差動轉單端轉換器具有二輸入端，並且差動轉單端轉換器將二輸入端接收到的第一輸出信號和第二輸出信號轉為單端形式之輸出時脈。
    負載電路耦接差動轉單端轉換器的二輸入端。
    第一差動對的第一端與第二差動對的第一端耦接差動轉單端轉換器的二輸入端。第一差動對的控制端接收差動形式之第一輸入時脈，而第二差動對的控制端接收差動形式之第二輸入時脈。
    電流供應電路產生一參考電流，並且此參考電流係相應於第一輸入時脈的頻率。
    開關對的第一端耦接第一差動對的第二端和第二差動對的第二端，且開關對的第二端耦接電流供應電路。開關對的控制端接收差動形式之控制信號。
    本發明亦提供一種多相位內插裝置包括複數個相位內插器。其中，此些相位內插器所輸出之輸出時脈具有相等間隔。
    本發明另提供一種內插時脈之產生方法，其包括：利用共用一負載電路之二差動對分別接收差動形式之第一輸入時脈和差動形式之第二輸入時脈；接收一參考電流；依據參考電流產生至少一輸入電流；依據差動形式之控制信號提供至少一輸入電流來偏壓此些差動對，以產生第一輸出信號和第二輸出信號；調節負載電路的負載和/或參考電流，以致使第一輸出信號和第二輸出信號的交點落在第一輸入時脈與第二輸入時脈重疊的時間內；以及將第一輸出信號和第二輸出信號轉換為單端形式之輸出時脈。
    其中，參考電流的大小對應於第一輸入時脈的頻率。
    本發明亦提供一種多相位之時脈產生方法，其包括：利用內插時脈之產生方法產生複數個輸出時脈，其中此些輸出時脈具有相等間隔。
    綜上所述，根據本發明之相位內插器、多相位內插裝置、內插時脈之產生方法及多相位之時脈產生方法，利用開關對控制電流源提供給共用負載電路之二差動對的偏壓狀態，並且透過調節負載電路的負載和/或參考電流，使第一輸出信號和第二輸出信號的交點落在第一輸入時脈與第二輸入時脈重疊的時間內，以致於可不受製程和溫度的影響而均勻地內插出多相位輸出時脈。
    第3圖係為根據本發明之多相位內插裝置100的組成示意圖。
    請參照第3圖，在產生m+1個輸出時脈p0~pm之多相位內插裝置100中，m+1個輸出時脈p0~pm係分別由m+1個相位內插器110-0~110-m所產生。例如，假設m=3，則多相位內插裝置100將利用四個相位內插器110-1~110-4產生4個(即3+1)輸出時脈p0~p3。
    在第3圖中，每一相位內插器係標註上變數n來進行參數化(parameterized)設定。其中，n係為0~m中之任一整數。
    第一個相位內插器(即n=0或相位內插器11-0)與最後一個相位內插器(即n=m或相位內插器110-m)的功能係作為延遲元件來應用。也就是說，相位內插器110-0係將輸入時脈c1延遲一相位差δ，以產生輸出時脈p0，而相位內插器11-m係將輸入時脈c2延遲一相位差δ，以產生輸出時脈pm。
    其餘的相位內插器110-2~110-(m-1)(即n=1~(m-1))則係接收兩輸入時脈c1、c2，並將輸入時脈c1、c2進行內插處理，以分別產生輸出時脈p1~p(m-1)。
    如第2圖之時序所示，輸出時脈p0~pm係具有相等間隔且線性地(linearly)相位分佈。也就是說，多相位內插裝置100係用以盡可能地產生如第2圖所示之理想波形。
    其中，輸入時脈c1、c2和輸出時脈p0~pm係為同頻，且輸入時脈c1係超前輸入時脈c2。
    第4圖係為根據本發明之相位內插器110的電路圖。相位內插器110係為第3圖中之相位內插器110-0~110-m的一實施例。亦即，相位內插器110可作為多相位內插裝置100中的一相位內插器110來使用。
    請參照第4圖，輸入時脈c1、c2分別輸入至第一級之反相器inv1、inv2，並且反相器inv1、inv2的輸出端連接在一起以實現相位內插動作，以產生一相位內插信號O1。相位內插信號O1的相位是根據一參考準位判斷。
    第5圖係為相位內插器110的工作原理圖。
    請合併參照第5圖，輸入時脈c1、c2分別時間t=0到時間t=Δ時由0V(伏特)變為Vdd。實線表示之波形分別為輸出時脈p0~pm所對應之相位內插信號O1。在時間t=Δ之前，輸出時脈p0~pm所對應之相位內插信號O1的斜率分別是mk~k。而在在時間t=Δ之後，輸出時脈p0~pm所對應之相位內插信號O1的斜率均為mk。
    假設後級之反相器inv3的觸發準位為Vdd/2，而Δv是相鄰二輸出時脈所對應之相位內插信號O1在時間t=Δ時的電壓差。如此可計算出相鄰二輸出時脈對應之相位內插信號O1的時間間隔δn(即圖示中之δ0~δ(m-1))=Δv/k。其中，k為常數。
    顯然相位內插信號O1經過反相器inv3處理後，產生的輸出時脈p0~pm彼此間的相位差是不均勻的。雖然分別調整輸出時脈p0~pm所對應的相位內插信號O1之波形的斜率，使其不再成等差關係，可以在某一頻率、某一製程工藝角(process corner)和溫度下，得到均勻的多相位輸出時脈p0~pm，但工藝角、溫度和頻率的變化會嚴重影響多相位輸出時脈p0~pm的均勻性。
    第6圖係為根據本發明之相位內插器的工作原理圖。
    參照第6圖，並搭配參照第4圖所示之電路架構，假設後級之反相器inv3的觸發準位為Vdd/2。
    當相位內插信號O1與VDD/2的交點均落在時間t=△之後，且輸出時脈p0~pm所對應的相位內插信號O1的斜率按等差變化，將輸入時脈c1、c2進行內插處理所得到的多相位輸出時脈p0~pm就是均勻的。因此，當相位內插信號O1是為差動信號時，，差動信號彼此的交點就要落在時間t=△之後。
    由於輸出時脈p0所對應的相位內插信號O1(其斜率=mk)與VDD/2的交點要落在時間t=△之後，因此二輸入時脈c1、c2的重疊時間(即同為高電位或同為低電位的時間)要大於△。
    對責任周期(duty cycle)為50%的輸入時脈而言，二輸入時脈的相位差較佳為小於90°，以致於可輕易地內插出均勻的多相位輸出時脈。
    應當理解，為了方便描述相似元件的特徵和/或交互關係，於本文中可使用「第一」、「第二」、「第三」等等序數術語來以區別此等元件，但是此等元件不應被此等序數術語所限制。
    第7圖係為根據本發明一實施例之相位內插器110的示意圖。
    相位內插器110包括一差動轉單端轉換器111、一負載電路112、二差動對(以下分別稱之為第一差動對113和第二差動對114)、至少一開關對115和一電流供應電路。
    差動轉單端轉換器111具有二輸入端及一輸出端。差動轉單端轉換器111的二輸入端分別用以接收第一輸出信號OP和第二輸出信號ON。
    負載電路112耦接至差動轉單端轉換器111的二輸入端。
    第一差動對113具有二第一端、二第二端和二控制端。第一差動對113的二第一端分別耦接至差動轉單端轉換器111的二輸入端。第一差動對113的二第二端相互耦接。
    第二差動對114具有二第一端、二第二端和二控制端。第二差動對114的二第一端分別耦接至差動轉單端轉換器111的二輸入端，以與第一差動對113共用負載電路112。
    於此，差動轉單端轉換器111的輸入端、負載電路112、第一差動對113的第一端和第二差動對114的第一端耦接在一起的接點N1、N2係為此相位內插器110的第一級輸出。接點N1、N2分別用以輸出第一輸出信號OP和第二輸出信號ON。
    各開關對115具有二第一端、二第二端和二控制端。第一差動對113的二第二端相互耦接，並耦接至開關對115的一第一端。第二差動對114的二第二端相互耦接，並耦接至開關對115的另一第一端。換言之，開關對115的第一端分別耦接至第一差動對113(其第二端)和第二差動對114(其第二端)。開關對115的二第二端相互耦接。
    開關對115的第二端耦接電流供應電路。在一些實施例中，電流供應電路可包括至少一電流源116和一電流產生電路117。
    於此，開關對115分別對應於電流源116。各電流源116具有二第一端。開關對115的二第二端相互耦接，並耦接至對應之電流源116的一第一端。電流源116的另一第一端耦接至電流產生電路117。
    第一差動對113的二控制端分別用以接收差動形式之第一輸入時脈CK1、CK1b(差動信號)。換言之，一組差動形式之第一輸入時脈CK1、CK1b包含二個互補的單端時脈，並且此二單端時脈分別輸入至第一差動對113的二控制端。
    第二差動對114的二控制端分別用以接收差動形式之第二輸入時脈CK2、CK2b(差動信號)。換言之，差動形式之第二輸入時脈CK2、CK2b包含二個互補的單端時脈，並且此二單端時脈分別輸入至第二差動對114的二控制端。
    其中，假設輸入時脈c1、c2為單端信號，透過將輸入時脈c1從單端形式轉為差動形式而得到差動形式之第一輸入時脈CK1、CK1b，以及透過將輸入時脈c2從單端形式轉為差動形式而得到差動形式之第二輸入時脈CK2、CK2b。
    在一些實施例中，可利用單端轉差動轉換器將單端信號轉為差動信號。
    在一些實施例中，可直接將輸入時脈c1作為第一輸入時脈CK1，同時將輸入時脈c1經由反相器反向處理後來得到第一輸入時脈CK1b。同理，可直接將輸入時脈c2作為第二輸入時脈CK2，同時將輸入時脈c2經由反相器反向處理後來得到第二輸入時脈CK2b。
    於此，第一輸入時脈CK1、CK1b與第二輸入時脈CK2、CK2b，且第一輸入時脈CK1、CK1b超前二輸入時脈CK2、CK2b。
    開關對115的二控制端分別用以接收差動形式之控制信號CS<m:0>、CSb<m:0>(差動信號)。同樣地，差動形式之控制信號CS<m:0>、CSb<m:0>亦可由單端信號處理得之。
    於運作時，第一輸入時脈CK1、CK1b分別輸入至第一差動對113的二控制端。第二輸入時脈CK2、CK2b分別輸入至第二差動對114的二控制端。控制信號CS<m:0>、CSb<m:0>則分別輸入至開關對115的二控制端。
    電流源116接收電流產生電路117所產生之參考電流Ia，並映射參考電流Ia而產生一輸入電流Ib。於此，參考電流Ia係與第一輸入時脈CK1、CK1b和第二輸入時脈CK2、CK2b的頻率成正比關係。
    輸入電流Ib透過開關對115而被分流成第一電流Ib1和第二電流Ib2。於此，第一電流Ib1用以偏差第一差動對113，而第二電流Ib2則用以偏差第二差動對114，以致於在第一級輸出產生第一輸出信號OP和第二輸出信號ON。
    開關對115會依據控制信號CS<m:0>、CSb<m:0>提供輸入電流Ib來偏壓第一差動對113和第二差動對，亦即開關對115會依據控制信號CS<m:0>、CSb<m:0>調控提供給第一差動對113和第二差動對114的偏壓電流。換言之，電流供應電路可提供輸入電流Ib給開關對115，再由開關對115會依據控制信號CS<m:0>、CSb<m:0>調控輸出給第一差動對113和第二差動對114的偏壓電流。
    第8圖係為第7圖中之相位內插器110的工作原理圖。在第8圖中，上方係顯示第一輸入時脈CK1、第二輸入時脈CK2、第一輸出信號OP和第二輸出信號ON，而下方係顯示輸出時脈p0~pm。
    請合併參照第8圖，第一輸入時脈CK1、CK2分別時間t=0到時間t=Δ時由0V變為Vdd。實線(粗)表示之由0V上升到Vdd之波形分別為輸出時脈p0~pm所對應之第一輸出信號OP，而實線(細)表示之由Vdd下降到0V之波形則分別為輸出時脈p0~pm所對應之第二輸出信號ON。在時間t=Δ之前，輸出時脈p0~pm所對應之第一輸出信號OP的斜率分別是mk~k。而在在時間t=Δ之後，輸出時脈p0~pm所對應之第一輸出信號OP的斜率均為mk。而在時間t=Δ之前，輸出時脈p0~pm所對應之第二輸出信號ON的斜率分別是-mk~-k。而在在時間t=Δ之後，輸出時脈p0~pm所對應之第二輸出信號ON的斜率均為-mk。
    在一些實施例中，控制信號CS<m:0>、CSb<m:0>可對應輸出時脈p0~pm的數量而具有相對數量的位元。當在產生m+1個輸出時脈p0~pm之多相位內插裝置100中，用以產生輸出時脈pn之第n個相位內插器，其所接收的控制信號CS<m:0>、CSb<m:0>具有n個位元為高準位，例如：邏輯“1”。換言之，透過控制開關對115打開的數量可選擇第一輸出信號OP和第二輸出信號ON的斜率。以產生m+1個輸出時脈p0~pm之多相位內插裝置100來說，透過控制開關對115打開的數量可決定在二輸入時脈(即，第一輸入時脈CK1/CK1b與第二輸入時脈CK2/CK2b)重疊前，第一輸出信號OP和第二輸出信號ON的斜率，即決定第一輸出信號OP為mk~k其中之何者，以及決定第二輸出信號ON的斜率為-mk~-k其中之何者。
    舉例來說，在用以產生輸出時脈pn之第n個相位內插器中，選擇打開n個開關對115，以致使第一輸出信號OP的斜率為nk並且第二輸出信號ON的斜率為-nk。
    在一些實施例中，控制信號可CS<m:0>、CSb<m:0>為熱碼(thermal code)或二元碼(binary code)。
    然後，再由差動轉單端轉換器111將第一輸出信號OP和第二輸出信號ON轉為單端形式之輸出時脈pn。
    於此，當第一輸出信號OP大於第二輸出信號ON時，差動轉單端轉換器111輸出邏輯“0”(輸出時脈pn)。當第一輸出信號OP小於第二輸出信號ON時，差動轉單端轉換器111輸出邏輯“1”(輸出時脈pn)。
    並且，透過調整負載電路112的負載大小和參考電流Ia的大小中之至少一者來致使第一輸出信號OP和第二輸出信號ON的交點落在第一輸入時脈CK1/CK1b與第二輸入時脈CK2/CK2b重疊的時間內。也就是說，透過調整負載電路112的負載大小和/或參考電流Ia的大小可決定第一輸出信號OP的上升速度和第二輸出信號ON的下降速度。
    舉例來說，當頻率變慢時，二輸入時脈之間的差距會增加，此時將參考電流Ia以倍率調降(維持參考電流Ia與輸入時脈的頻率成正比關係)，以致使第一輸出信號OP的斜率值減少和第二輸出信號ON的斜率值增加，進而維持第一輸出信號OP和第二輸出信號ON交點落在二輸入時脈的重疊時間內。
    當頻率變快時，二輸入時脈之間的差距會減少，此時將參考電流Ia以倍率調升(維持參考電流Ia與輸入時脈的頻率成正比關係)，以致使第一輸出信號OP的斜率值增加且第二輸出信號ON的斜率值減少，進而維持第一輸出信號OP和第二輸出信號ON交點落在二輸入時脈的重疊時間內。
    換言之，第一輸出信號OP和第二輸出信號ON的斜率會與輸入時脈的頻率成正比關係。如此一來，相位內差器即可工作在很寬的頻率範圍。
    在一些實施例中，第一輸入時脈CK1/CK1b與第二輸入時脈CK2/CK2b重疊的時間要大於第一輸入時脈CK1/CK1b超前第二輸入時脈CK2/CK2b的時間，以致於較容易控制第一輸出信號OP和第二輸出信號ON的交點落在第一輸入時脈CK1/CK1b與第二輸入時脈CK2/CK2b重疊的時間內。
    對責任周期(duty cycle)為50%的第一輸入時脈CK1/CK1b與第二輸入時脈CK2/CK2b而言，第一輸入時脈CK1/CK1b與第二輸入時脈CK2/CK2b的相位差較佳為小於90°，以致於可輕易地內插出均勻的多相位輸出時脈。
    在一些實施例中，請再參照回第7圖，負載電路112包括一對負載電容，為方便描述，以下分別稱之為第一電容C1load和第二電容C2load。
    第一電容C1load耦接在電壓源接點VDD與第一差動對113的一第一端之間，而第二電容C2load則耦接在電壓源接點VDD與第一差動對113的另一第一端之間。
    透過選擇適當電容值的負載電容(C1load、C2load)可致使第一輸出信號OP和第二輸出信號ON的交點落在第一輸入時脈CK1/CK1b與第二輸入時脈CK2/CK2b重疊的時間內。
    其中，電壓源接點VDD係電性連接至一電壓源，並且電壓源接點VDD可提供一電壓準位(Vdd)。
    於此，負載電路112可更包括二電晶體，為方便描述，以下分別稱之為第一電晶體MLa和第二電晶體MLb。
    第一電晶體MLa的第一端耦接至電壓源接點VDD和第一電容C1load的一端。第一電晶體MLa的第二端耦接至第一電容C1load的另一端、第一電晶體MLa的控制端和接點N1。也就是說，第一電容C1load係跨接在第一電晶體MLa的控制端和第一電晶體MLa的第二端之間。
    第二電晶體MLb的第一端耦接至電壓源接點VDD和第二電容C2load的一端。第二電晶體MLb的第二端耦接至第二電容C2load的另一端、第二電晶體MLb的控制端和接點N1。也就是說，第二電容C2load係跨接在第二電晶體MLb的控制端和第二電晶體MLb的第二端之間。
    在一些實施例中，負載電路112的二電晶體可採用PMOS(P型金屬氧化物半導體)電晶體實現。
    在一些實施例中，參照第7圖，第一差動對113包括二電晶體，為方便描述，以下分別稱之為第一電晶體M1a和第二電晶體M1b。
    第一電晶體M1a的第一端耦接至接點N1，而第二電晶體M1b的第一端則耦接至接點N2。
    換言之，第一電晶體M1a的第一端耦接至差動轉單端轉換器111的一輸入端，而第二電晶體M1b的第一端則耦接至差動轉單端轉換器111的另一輸入端。
    第一電晶體M1a的第二端與第二電晶體M1b的第二端相互耦接，並且第一電晶體M1a的第二端與第二電晶體M1b的第二端共同耦接至每一開關對115的二第一端中之一。
    第一電晶體M1a的控制端用以接收第一輸入時脈CK1，而第二電晶體M1b的控制端用以接收第一輸入時脈CK1b。
    在一些實施例中，第一差動對113的二電晶體可採用NMOS(N型金屬氧化物半導體)電晶體實現。
    在一些實施例中，參照第7圖，第二差動對114包括二電晶體，為方便描述，以下分別稱之為第一電晶體M2a和第二電晶體M2b。
    第一電晶體M2a的第一端耦接至接點N1，而第二電晶體M2b的第一端則耦接至接點N2。
    換言之，第一電晶體M2a的第一端耦接至差動轉單端轉換器111的一輸入端，而第二電晶體M2b的第一端則耦接至差動轉單端轉換器111的另一輸入端。
    第一電晶體M2a的第二端與第二電晶體M2b的第二端相互耦接。並且，相對於第一差動對113，第二差動對114的第一電晶體M2a的第二端與第二電晶體M2b的第二端共同耦接至每一開關對115的二第一端中之另一。
    第一電晶體M2a的控制端用以接收第二輸入時脈CK2，而第二電晶體M2b的控制端用以接收第二輸入時脈CK2b。
    在一些實施例中，第二差動對114的二電晶體可採用NMOS電晶體實現。
    在一些實施例中，參照第7圖，每一開關對115包括二開關，為方便描述，以下分別稱之為第一開關Mswa<m:0>和第二開關Mswb<m:0>。
    第一開關Mswa<m:0>的第一端連接至第一差動對113的第二端(第一差動對113的二電晶體的第二端)，而第二開關Mswb<m:0>的第一端則連接至第二差動對114的第二端(第一差動對114的二電晶體的第二端)。
    第一開關Mswa<m:0>的第二端與第二開關Mswb<m:0>的第二端相互耦接。並且，第一開關Mswa<m:0>的第二端與第二開關Mswb<m:0>的第二端共同耦接至電流源116，並且用以接收來自電流源116的輸入電流Ib。
    第一開關Mswa<m:0>的控制端用以接收控制信號CS<m:0>，而第二開關Mswb<m:0>的控制端用以接收控制信號CSb<m:0>。
    於此，第一開關Mswa<m:0>和第二開關Mswb<m:0>會分別依據控制信號CS<m:0>和控制信號CSb<m:0>建立第一差動對113的偏壓狀態和第二差動對114的偏壓狀態。
    在一些實施例中，當控制信號CS<m:0>拉高至高準位時，控制信號CSb<m:0>則是拉低至低準位。此時，第一開關Mswa因控制信號CSb<m:0>而不導通(turn-off)，而第二開關Mswb因控制信號CSb<m:0>而導通(turn-on)，因而致使第二電流Ib2等於輸入電流Ib。換言之，當控制信號CS<m:0>拉高至高準位時，第二差動對114被第二電流Ib2偏壓，而第一差動對113則沒有任何電流予以偏壓。此時，在不同相位內插器110之間，第二電流Ib2的電流值的差異可由有運作的開關對115的數量決定。
    當控制信號CS<m:0>拉低至低準位時，控制信號CSb<m:0>則是拉高至高準位。此時，第一開關Mswa因控制信號CSb<m:0>而導通，而第二開關Mswb因控制信號CSb<m:0>而不導通，因而致使第一電流Ib1等於輸入電流Ib。換言之，當控制信號CSb<m:0>則是拉高至高準位時，第一差動對113被第一電流Ib1偏壓，而第二差動對114則沒有任何電流予以偏壓。此時，在不同相位內插器110之間，第一電流Ib1的電流值的差異可由有運作的開關對115的數量決定。
    在一些實施例中，每一開關對115的二開關可採用電晶體實現。其中，此些電晶體可為NMOS電晶體。
    在一些實施例中，參照第7圖，每一電流源116可為一電流鏡。換言之，每一電流源116可包括二電晶體，為方便描述，以下分別稱之為第一電晶體Mcma<m:0>和第二電晶體Mcmb。其中，開關對115一對一對應於電流源116的第一電晶體Mcma<m:0>。
    第一電晶體Mcma<m:0>的第一端耦接至對應之開關對115的第二端(第一開關Mswa<m:0>和第二開關Mswb<m:0>的第二端)，而第一電晶體Mcma<m:0>的第二端耦接至接地接點VSS。其中，接地接點VSS可電性連接至系統接地。
    第二電晶體Mcmb的第一端耦接至電流產生電路117的輸出，並且用以接收電流產生電路117產生的參考電流Ia。第二電晶體Mcmb的第二端耦接至接地接點VSS。
    第二電晶體Mcmb的第一端耦接至第二電晶體Mcmb的控制端，並且第二電晶體Mcmb的控制端與第一電晶體Mcma<m:0>的控制端相互耦接。
    在一些實施例中，每一電流源116的二電晶體可採用NMOS電晶體實現。
    在一些實施例中，參照第9圖，電流產生電路117包括二電晶體(為方便描述，以下分別稱之為第一電晶體Mp1和第二電晶體Mp2)、二電容(為方便描述，以下分別稱之為第一電容C1i和第二電容C2i)、一電阻R以及二開關(為方便描述，以下分別稱之為第一開關SW1和第二開關SW2)。
    第一電晶體Mp1的第一端耦接至電壓源接點VDD，且第一電晶體Mp1的第二端耦接至各電流源116(第二電晶體Mcmb的第一端)。
    第二電晶體Mp2的第一端耦接至電壓源接點VDD，且第二電晶體的第二端Mp2耦接至第二電晶體Mp2的控制端。
    第一電容C1i跨接在第一電晶體Mp1的第一端和第一電晶體Mp1的控制端之間。也就是說，第一電容C1i的第一端耦接至電壓源接點VDD和第一電晶體Mp1的第一端，而第一電容C1i的第二端耦接至第一電晶體Mp1的控制端。
    電阻R耦接在第一電晶體Mp1的控制端和第二電晶體Mp2的控制端之間。也就是說，電阻R的第一端和第一電容C1i的第二端共同耦接至第一電晶體Mp1的控制端，且電阻R的第二端耦接至第二電晶體Mp2的控制端。
    第一開關SW1的第一端耦接至第二電晶體Mp2的第二端，且第一開關SW1的第二端耦接至第二電容C2i和第二開關SW2。也就是說，第一開關SW1耦接在第二電晶體Mp2的第二端和第二電容C2i之間，並且耦接在第二電晶體Mp2的第二端和第二開關SW2之間。
    第二電容C2i耦接在第一開關SW1的第二端和接地接點VSS之間，並且第二開關SW2跨接在第二電容C2i上。也就是說，第二開關SW2的第一端與第二電容C2i的第一端共同耦接至第一開關SW1的第二端，而第二開關SW2的第二端與第二電容C2i的第二端共同耦接至接地接點VSS。
    於此，第一開關SW1的控制端和第二開關SW2的控制端分別用以接收差動形式之偏壓時脈CKbias、CKbiasb。
    其中，偏壓時脈CKbias、CKbiasb係與第一輸入時脈CK1/CK1b(和第二輸入時脈CK2/CK2b)成比例關係。
    偏壓時脈CKbias、CKbiasb包含二個互補的單端時脈，並且此二單端時脈分別輸入至第一開關SW1的控制端和第二開關SW2的控制端，藉以控制第一開關SW1和第二開關SW2的運作。
    於此電路的電性關係如下列公式1和公式2。
    Req=1/(2π×C×FCKbias)　公式1
    Ia=(Vdd-Vgs)/Req=2π×C×FCKbias×(Vdd-Vgs)　公式2
    其中，Req係為由第二電晶體Mp2的第二端與第一開關SW1的第一端的接點N3看向接地接點VSS的等校電阻。C係為第二電容C2i的電容值。FCKbias係為偏壓時脈CKbias的頻率。Vdd係為電壓源接點的端電壓。Vgs係為在第二電晶體Mp2的第二端和第二電晶體Mp2的控制端之間的電壓差。
    由公式1和公式2可得知，參考電流Ia係與FCKbias成正比關係。
    如此一來，透過調整參考電流Ia的大小，使第一輸出信號OP和第二輸出信號ON的交點落在第一輸入時脈CK1/CK1b與第二輸入時脈CK2/CK2b重疊的時間內，此時所插出的輸出時脈pn的相位是均勻的。
    在一些實施例中，電流產生電路117的二電晶體可採用PMOS電晶體實現。電流產生電路117的二開關可採用電晶體實現。
    在一些實施例中，參照第10圖，電流產生電路117包括三電晶體(為方便描述，以下分別稱之為第一電晶體Mp1、第二電晶體Mp2和第三電晶體Mp3)、三電容(為方便描述，以下分別稱之為第一電容C1i、第二電容C2i和第三電容C3i)、一電阻R、二開關(為方便描述，以下分別稱之為第一開關SW1和第二開關SW2)以及一運算放大器Amp。電流供應電路可更包括一能隙電壓電路118。
    第一電晶體Mp1的第一端耦接至電壓源接點VDD，且第一電晶體Mp1的第二端耦接至各電流源116(第二電晶體Mcmb的第一端)。
    第二電晶體Mp2的第一端耦接至電壓源接點VDD，且第二電晶體的第二端Mp2耦接至第二電晶體Mp2的控制端。
    第一電容C1i跨接在第一電晶體Mp1的第一端和第一電晶體Mp1的控制端之間。也就是說，第一電容C1i的第一端耦接至電壓源接點VDD和第一電晶體Mp1的第一端，而第一電容C1i的第二端耦接至第一電晶體Mp1的控制端。
    電阻R耦接在第一電晶體Mp1的控制端和第二電晶體Mp2的控制端之間。也就是說，電阻R的第一端和第一電容C1i的第二端共同耦接至第一電晶體Mp1的控制端，且電阻R的第二端耦接至第二電晶體Mp2的控制端。
    第三電晶體Mp3的第一端耦接至第二電晶體Mp2的第二端，且第三電晶體Mp3的第二端耦接至第一開關SW1的第一端。
    第三電晶體Mp3的控制端耦接至運算放大器Amp的輸出端，以致使利用運算放大器Amp的輸出控制第三電晶體Mp3的運作(導通或不導通)。
    運算放大器Amp的第一輸入端耦接至能隙電壓電路118。於此，由於能隙電壓電路118之實施結構與運作原理係為本領域之技術人員所熟知，故於此不再贅述。於此，能隙電壓電路118可提供一個不隨溫度與電壓變化的參考電壓Vref。
    運算放大器Amp的第二輸入端耦接至第三電晶體Mp3的第二端、第一開關SW1的第一端和第三電容C3i的第一端。於此，第三電晶體Mp3的第二端的電壓值等於運算放大器Amp的第一輸入端的輸入(即，參考電壓Vref)。
    第三電容C3i的第二端則耦接至接地接點VSS。也就是說，第三電容C3i係耦接在運算放大器Amp的第二輸入端和接地接點VSS之間，並耦接在第三電晶體Mp3的第二端和接地接點VSS之間。
    第一開關SW1的第一端耦接至第三電晶體Mp3的第二端、運算放大器Amp的第二輸入端和第三電容C3i的第一端，且第一開關SW1的第二端耦接至第二電容C2i和第二開關SW2。也就是說，第一開關SW1耦接在第二電晶體Mp2的第二端和第二電容C2i之間，並且耦接在第二電晶體Mp2的第二端和第二開關SW2之間。
    第二電容C2i耦接在第一開關SW1的第二端和接地接點VSS之間，並且第二開關SW2跨接在第二電容C2i上。也就是說，第二開關SW2的第一端與第二電容C2i的第一端共同耦接至第一開關SW1的第二端，而第二開關SW2的第二端與第二電容C2i的第二端共同耦接至接地接點VSS。
    於此，第一開關SW1的控制端和第二開關SW2的控制端分別用以接收差動形式之偏壓時脈CKbias、CKbiasb。
    其中，偏壓時脈CKbias、CKbiasb係與第一輸入時脈CK1/CK1b(和第二輸入時脈CK2/CK2b)成比例關係。
    偏壓時脈CKbias、CKbiasb包含二個互補的單端時脈，並且此二單端時脈分別輸入至第一開關SW1的控制端和第二開關SW2的控制端，藉以控制第一開關SW1和第二開關SW2的運作。
    能隙電壓電路118產生一參考電壓Vref，並此參考電壓Vref輸入至運算放大器Amp的第一輸入端。
    於此電路的電性關係如下列公式3。
    Ia=Vref×C×FCKbias　公式3
    其中，C係為第二電容C2i的電容值。FCKbias係為偏壓時脈CKbias的頻率。
    由公式3可得知，參考電流Ia係與偏壓時脈CKbias的頻率FCKbias成正比關係，並且參考電壓Vref的變化會造成參考電流Ia變化。由於參考電壓Vref係由能隙電壓電路118產生，其與製程、溫度和電源電壓無關，因此參考電流Ia會與製程和溫度無關。
    如此一來，透過調整參考電流Ia的大小，使第一輸出信號OP和第二輸出信號ON的交點落在第一輸入時脈CK1/CK1b與第二輸入時脈CK2/CK2b重疊的時間內，此時所插出的輸出時脈pn的相位是均勻的。
    在一些實施例中，電流產生電路117的三電晶體可採用PMOS電晶體實現。電流產生電路117的二開關可採用電晶體實現。
    在一些實施例中，參照第11圖，電流產生電路117包括可變電流產生器117a、電流頻率轉換器117b和頻率比較器117c。
    可變電流產生器117a、電流頻率轉換器117b和頻率比較器117c依序串接以形成一迴路。換言之，電流頻率轉換器117b耦接在可變電流產生器117a和頻率比較器117c之間，並且頻率比較器117c具有一回授路徑耦接至可變電流產生器117a。
    可變電流產生器117a更耦接至電流源116(第二電晶體Mcmb的第一端)。
    可變電流產生器117a產生回授電流Iref給電流頻率轉換器117b，並且由回授電流Iref映射產生參考電流Ia給電流源116。
    電流頻率轉換器117b接收回授電流Iref並依據回授電流Iref流產生時脈信號CKout。其中，時脈信號CKout的頻率係與回授電流Iref成正比。
    頻率比較器117c接收時脈信號CKout和偏壓時脈CKbias，並且比較一時脈信號和一偏壓時脈的頻率以產生一比較結果freq_cmp。
    於此，偏壓時脈CKbias係與第一輸入時脈CK1/CK1b(和第二輸入時脈CK2/CK2b)成比例關係。並且，偏壓時脈CKbias可使用單端信號。
    頻率比較器117c的比較結果freq_cmp回授至可變電流產生器117a，以致使可變電流產生器117a依據比較結果freq_cmp調整所產生之回授電流Iref的大小，以致使時脈信號CKout和偏壓時脈CKbias最後可達到同頻率。此時，回授電流Iref與偏壓時脈CKbias的頻率成正比。而參考電流Ia係由回授電流Iref映射產生，因此參考電流Ia亦與偏壓時脈CKbias的頻率成正比，即與第一輸入時脈CK1/CK1b(和第二輸入時脈CK2/CK2b)成比例關係。並且，參考電流Ia與製程和溫度無關。
    如此一來，透過調整參考電流Ia的大小，使第一輸出信號OP和第二輸出信號ON的交點落在第一輸入時脈CK1/CK1b與第二輸入時脈CK2/CK2b重疊的時間內，此時所插出的輸出時脈pn的相位是均勻的。
    綜上所述，根據本發明之相位內插器、多相位內插裝置、內插時脈之產生方法及多相位之時脈產生方法，利用開關對控制電流源提供給共用負載電路之二差動對的偏壓狀態，並且透過調節負載電路的負載大小和/或參考電流的大小，使第一輸出信號和第二輸出信號的交點落在第一輸入時脈與第二輸入時脈重疊的時間內，以致於可不受製程和溫度的影響而均勻地內插出多相位輸出時脈。
    10．．．多相位內插裝置
    100．．．多相位內插裝置
    110．．．相位內插器
    110-0~110-m．．．相位內插器
    111．．．差動轉單端轉換器
    112．．．負載電路
    113．．．第一差動對
    114．．．第二差動
    115．．．開關對
    116．．．電流源
    117．．．電流產生電路
    117a．．．可變電流產生器
    117b．．．電流頻率轉換器
    117c．．．頻率比較器
    118．．．能隙電壓電路
    c1．．．輸入時脈
    c2．．．輸入時脈
    p0~pm．．．輸出時脈
    pn．．．輸出時脈
    inv1．．．反相器
    inv2．．．反相器
    inv3．．．反相器
    O1．．．相位內插信號
    OP．．．第一輸出信號
    ON．．．第二輸出信號
    δ0~δ(m-1)．．．時間間隔
    δn．．．時間間隔
    N1．．．接點
    N2．．．接點
    CK1．．．第一輸入時脈
    CK1b．．．第一輸入時脈
    CK2．．．第二輸入時脈
    CK2b．．．第二輸入時脈
    CS<m:0>．．．控制信號
    CSb<m:0>．．．控制信號
    Ia．．．參考電流
    Ib．．．輸入電流
    Ib1．．．第一電流
    Ib2．．．第二電流
    C1load．．．第一電容
    C2load．．．第二電容
    VDD．．．電壓源接點
    MLa．．．第一電晶體
    MLb．．．第二電晶體
    M1a．．．第一電晶體
    M1b．．．第二電晶體
    M2a．．．第一電晶體
    M2b．．．第二電晶體
    Mswa<m:0>．．．第一開關
    Mswb<m:0>．．．第二開關
    Mcma<m:0>．．．第一電晶體
    Mcmb<m:0>．．．第二電晶體
    VSS．．．接地接點
    CKbias．．．偏壓時脈
    CKbiasb．．．偏壓時脈
    Mp1．．．第一電晶體
    Mp2．．．第二電晶體
    Mp3．．．第三電晶體
    C1i．．．第一電容
    C2i．．．第二電容
    C3i．．．第二電容
    R．．．電阻
    SW1．．．第一開關
    SW2．．．第二開關
    Amp．．．運算放大器
    Vref．．．參考電壓
    Iref．．．回授電流
    CKout．．．時脈信號
    freq_cmp．．．比較結果
    第1圖係為多相位內插裝置的示意圖。
    第2圖係為多相位內插裝置的輸入時脈與其輸出時脈之時序圖。
    第3圖係為根據本發明之多相位內插裝置的組成示意圖。
    第4圖係為根據本發明之相位內插器的電路圖。
    第5圖係為相位內插器的工作原理圖。
    第6圖係為根據本發明之相位內插器的工作原理圖。
    第7圖係為根據本發明一實施例之相位內插器的示意圖。
    第8圖係為第7圖中之相位內插器的工作原理圖。
    第9圖係為一實施例之電流產生電路的示意圖。
    第10圖係為另一實施例之電流產生電路的示意圖。
    第11圖係為又一實施例之電流產生電路的示意圖。
    110．．．相位內插器
    111．．．差動轉單端轉換器
    112．．．負載電路
    113．．．第一差動對
    114．．．第二差動
    115．．．開關對
    116．．．電流源
    117．．．電流產生電路
    pn．．．輸出時脈
    OP．．．第一輸出信號
    ON．．．第二輸出信號
    N1．．．接點
    N2．．．接點
    CK1．．．第一輸入時脈
    CK1b．．．第一輸入時脈
    CK2．．．第二輸入時脈
    CK2b．．．第二輸入時脈
    CS<m:0>．．．控制信號
    CSb<m:0>．．．控制信號
    Ia．．．參考電流
    Ib．．．輸入電流
    Ib1．．．第一電流
    Ib2．．．第二電流
    C1load．．．第一電容
    C2load．．．第二電容
    VDD．．．電壓源接點
    MLa．．．第一電晶體
    MLb．．．第二電晶體
    M1a．．．第一電晶體
    M1b．．．第二電晶體
    M2a．．．第一電晶體
    M2b．．．第二電晶體
    Mswa<m:0>．．．第一開關
    Mswb<m:0>．．．第二開關
    Mcma<m:0>．．．第一電晶體
    Mcmb<m:0>．．．第二電晶體
    VSS．．．接地接點
    权利要求:
    Claims (15)
    [1] 一種相位內插器，包括：一差動轉單端轉換器，將一第一輸出信號和一第二輸出信號轉為單端形式之輸出時脈，其中該差動轉單端轉換器具有二輸入端，分別接收該第一輸出信號和該第二輸出信號；一負載電路，耦接該差動轉單端轉換器的該些輸入端；一第一差動對與一第二差動對，該第一差動對的第一端與該第二差動對的第一端耦接該差動轉單端轉換器的該二輸入端，該第一差動對的控制端接收差動形式之第一輸入時脈，該第二差動對的控制端接收差動形式之第二輸入時脈；一電流供應電路，用以產生一參考電流，其中該參考電流係相應於該第一輸入時脈的頻率；以及一開關對，該開關對的第一端耦接該第一差動對的第二端和該第二差動對的第二端，該開關對的第二端耦接該電流供應電路，該開關對的控制端用以接收差動形式之控制信號。
    [2] 如請求項1所述之相位內插器，其中該電流供應電路包括：一頻率比較器，用以比較一時脈信號和一偏壓時脈的頻率，其中該第一輸入時脈的頻率對應於該偏壓時脈的頻率；一可變電流產生器，耦接該頻率比較器，以依據該頻率比較器的比較結果產生一回授電流，並由該回授電流映射產生該參考電流；以及一電流頻率轉換器，耦接該可變電流產生器和該頻率比較器，以依據該回授電流產生該時脈信號。
    [3] 如請求項1所述之相位內插器，其中該電流供應電路更包括：一能隙電壓電路，以產生該參考電壓。
    [4] 如請求項1所述之相位內插器，其中該負載電路包括：一第一電晶體，該第一電晶體的第一端耦接一電壓源接點，該第一電晶體的第二端耦接該第一電晶體的控制端和該差動轉單端轉換器的二輸入端中之一；一第一電容，跨接在該第一電晶體的控制端和該第一電晶體的第二端之間；一第二電晶體，該第二電晶體的第一端耦接該電壓源接點，該第二電晶體的第二端耦接該第二電晶體的控制端和該差動轉單端轉換器的二輸入端中之另一；以及一第二電容，跨接在該第二電晶體的控制端和該第二電晶體的第二端之間。
    [5] 如請求項1所述之相位內插器，其中該第一輸入時脈與該第二輸入時脈重疊的時間大於該第一輸入時脈超前該第二輸入時脈的時間。
    [6] 如請求項1所述之相位內插器，其中該第一輸入時脈與該第二輸入時脈的相位差小於90°。
    [7] 如請求項1所述之相位內插器，其中該第一輸入時脈超前該第二輸入時脈，並且該第一輸出信號和該第二輸出信號的交點落在該第一輸入時脈與該第二輸入時脈重疊的時間內。
    [8] 一種多相位內插裝置，包括複數個如請求項1至7中之任一項所述之相位內插器，其中該些相位內插器所輸出之該些輸出時脈具有相等間隔。
    [9] 一種內插時脈之產生方法，包括：利用共用一負載電路之二差動對分別接收差動形式之第一輸入時脈和差動形式之第二輸入時脈；接收一參考電流，其中該參考電流的大小對應於該第一輸入時脈的頻率；依據該參考電流產生至少一輸入電流；依據差動形式之控制信號提供該至少一輸入電流來偏壓該些差動對，以產生一第一輸出信號和一第二輸出信號；調節該負載電路的負載和該參考電流中之至少一者來致使該第一輸出信號和該第二輸出信號的交點落在該第一輸入時脈與該第二輸入時脈重疊的時間內；以及將該第一輸出信號和該第二輸出信號轉換為單端形式之輸出時脈。
    [10] 如請求項9所述之相位內插之時脈產生方法，其中該第一輸入時脈與該第二輸入時脈重疊的時間大於該第一輸入時脈超前該第二輸入時脈的時間。
    [11] 如請求項9所述之相位內插之時脈產生方法，其中該第一輸入時脈與該第二輸入時脈的相位差小於90°。
    [12] 如請求項9所述之相位內插之時脈產生方法，其中該負載電路的負載的調節步驟包括：調節該負載電路中之一對負載電容的電容值。
    [13] 如請求項9所述之相位內插之時脈產生方法，其中該參考電流的調節步驟包括：比較一時脈信號和一偏壓時脈的頻率，其中該偏壓時脈與該第一輸入時脈成比例關係；依據該時脈信號和該偏壓時脈的頻率的比較結果調節並輸出一回授電流；由該回授電流映射產生該參考電流；以及將該回授電流轉換成與該回授電流同頻率的該時脈信號。
    [14] 如請求項9所述之相位內插之時脈產生方法，其中該參考電流的調節步驟包括：接收由一能隙電壓電路產生之一參考電壓；以及利用一電流供應電路依據差動形式之偏壓時脈和該參考電壓產生該參考電流，其中該偏壓時脈與該第一輸入時脈成比例關係，並且該參考電流與該偏壓時脈的頻率成正比。
    [15] 一種多相位之時脈產生方法，包括：利用如請求項9至14中之任一項所述之內插時脈之產生方法產生複數個該輸出時脈，其中該些輸出時脈具有相等間隔。
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    法律状态:
    优先权:
    申请号 | 申请日 | 专利标题
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